面向 FPGA 和 ASIC 的相机 ISP 与 AI ISP IP 核

ASICFPGA（加拿大安大略省 Markham，成立于 2007 年）开发面向 AMD/Xilinx FPGA 和 ASIC 设计的相机图像信号处理器 (ISP) IP 核，以 Verilog 源代码或 FPGA 网表形式交付，并附带文档和测试平台。ISP 接收图像传感器输出的 Bayer 数据，执行坏点校正、镜头阴影校正、去马赛克、2D/3D 降噪、色彩校正、伽马、HDR/WDR、边缘增强以及 AE/AWB 统计，支持每时钟 1、2 或 4 个像素，最高 8K。Verilog RTL 不依赖特定 FPGA 厂商，可移植到其他 FPGA，包括紫光同创、复旦微、安路、高云等国产 FPGA，ASICFPGA 提供移植支持。

AI 2D+3DNR 核是直接以 RTL 实现的深度学习降噪器。它与 ISP 一起运行在 FPGA 逻辑中—无需 DPU、Vitis AI、NPU 或 GPU—并已在 AMD Kria KV260 上以 1920x1080、30 fps 配合 Sony IMX678 传感器完成验证。参见评估套件。